问serdes 详细介绍 高速串行接口技术解析

serdes 全称是 Serializer Deserializer，中文叫做串行器解串器，它是当前高速通信领域非常核心的接口技术，核心作用就是把并行的数字数据转换成高速串行比特流进行传输，在接收端再把串行比特流还原成原始并行数据，serdes 广泛应用在 FPGA ASIC 芯片光模块交换机服务器高速背板 PCIe 以太网 USB 等场景，解决传统并行总线随着速率提升之后出现的时钟偏移信号串扰布线难度大等问题，很多硬件工程师芯片设计人员在高速电路项目里面都会接触 serdes，它属于高速接口里面的基础核心模块，不是单纯的传输线缆，而是一套集成了发送端串行化接收端解串化时钟恢复均衡等功能的完整电路单元，理解 serdes 原理，是学习高速接口协议的重要基础。

传统并行总线使用多根数据线同步传输，同时搭配一根时钟线，当速率不断升高的时候，不同走线长度误差带来的时钟偏移会越来越严重，多根线之间还会互相串扰，PCB 布线成本大幅上升，serdes 改成单对差分线传输串行信号，把时钟嵌入到数据比特流里面，接收端通过 CDR 时钟数据恢复电路，从数据流里面提取时钟，不再单独铺设时钟线，这样就大幅减少走线数量，同时可以支持非常高的传输速率，这就是 serdes 技术被大规模普及的根本原因，现代服务器和数据中心里面，绝大多数高速互联通道底层都依赖 serdes 物理层。

serdes 核心组成对照表

serdes 工作流程分层讲解

第一阶段 发送侧，并行数据按照固定位宽送入串行器，在 PLL 生成的高速时钟驱动下，把多位并行数据依次串行输出，同时开启预加重，提升信号高频分量，抵消 PCB 走线或者光纤带来的高频衰减，保证信号到达接收端还能识别。

第二阶段 传输链路，差分信号通过背板 PCB 光纤线缆等介质传输，信号在传输过程会出现衰减码间串扰抖动等损伤，速率越高链路带来的损伤越明显。

第三阶段 接收侧，接收端均衡电路对失真信号做补偿，CDR 电路从串行数据流提取同步时钟，解串器在恢复时钟采样下，把串行比特流重新组合成原始并行数据，输出给后端逻辑电路。

关键技术指标

速率 单位 Gbps，常见有 2.5G 5G 10G 25G 56G 112G，速率越高对芯片工艺和链路设计要求越高

抖动 Jitter 时钟或者数据边沿的不稳定偏移，抖动过大会造成误码

误码率 BER 传输错误比特占总比特比例，serdes 设计目标一般是极低误码率

通道数 Lane 单颗 serdes 芯片可以集成多条独立串行通道，多通道可以捆绑实现更高总带宽

编码方式 常见 8b10b 64b66b 编码，保证直流平衡，方便 CDR 恢复时钟

应用场景清单

FPGA 内置 serdes，用于高速数据采集光通信

交换机网卡，以太网高速端口底层物理层

PCIe 接口，PCIe 物理层本质就是 serdes

存储设备，SAS SATA 高速存储链路

雷达通信高速数据采集系统

学习落地步骤

第一步 理解并行总线的缺陷，明白 serdes 为什么会诞生

第二步 掌握 serdes 基本组成单元，记住串行和解串两个核心模块

第三步 学习 CDR 预加重均衡这些关键电路的作用

第四步 熟悉关键指标，理解误码率抖动速率的含义

第五步 结合 FPGA 或者协议案例，观察 serdes 实际配置参数

掌握之后，就可以理解各类高速协议底层物理实现，看懂 serdes 相关芯片手册，在硬件调试的时候可以定位链路误码抖动相关问题。

【常见问题】

问题 1 serdes 详细介绍里面 serdes 的 CDR 是做什么的

回答 1 serdes 详细介绍里面 CDR 叫做时钟数据恢复，serdes 详细介绍说明 CDR 作用是从串行数据流提取采样时钟，不需要独立时钟线，是 serdes 核心模块。

问题 2 serdes 详细介绍里面为什么要用预加重

回答 1 serdes 详细介绍里面预加重是发送端补偿手段，serdes 详细介绍解释预加重用来抵消传输链路高频衰减，降低码间串扰，提升 serdes 高速传输稳定性。

问题 3 serdes 详细介绍里面 serdes 和 PCIe 是什么关系

回答 1 serdes 详细介绍说明 PCIe 物理层底层就是 serdes 技术，serdes 详细介绍里 PCIe 依靠 serdes 实现高速差分串行传输，是 serdes 非常典型的应用场景。

【免责申明】

本文内容为 serdes 技术科普学习参考，具体器件参数协议规范请以芯片厂商官方手册以及行业标准文档为准。